학문
반도체의 미세공정 한계가 전자공학과 컴퓨터 구조에 가져올 변화는?
안녕하세요.
수 나노 공정에서 이미 발생되고 있는 문제점들, 누설전류나 발열, 수율 문제가 심각하다고 하는데, 이것이 칩렛이나 3D 적층, 뉴로모픽 구조와의 연관성은 어떤 것이 있을까요?
4개의 답변이 있어요!
안녕하세요.
수 나노 공정의 한계가 단순하게 소자 문제를 넘어서 컴퓨터 구조 자체를 바꾸고 있지 않나 생각됩니다.
최근에 누설전류나 발열, 수율 저하 문제로 인해서 대형 칩 대신에 칩렉과 이종 통합 구조가 확산되고 있는데, 3D 적층은 배선 지연과 메모리 병목 현상을 줄여주기 때문에 에너지를 효율적으로 쓸 수 있는 중심의 설계를 가속하고 있습니다.
미세화는 점점 한계에 다다르다보니 구조적으로 어떻게 우회하여 설계할 수 있을까를 고민하는 것 같습니다.
감사합니다.
안녕하세요. 조규현 전문가입니다.
반도체 미세 공정의 물리적 한계는 기존의 단일 칩 방식 대신 칩렛(Chiplet)과 3D 적층 기술을 통해 수율을 높이고 물리적 집적도를 극대화하는 방향으로 산업의 패러다임을 변화시키고 있습니다. 특히 누설 전류와 발열 문제는 전력 효율이 극대화된 뉴로모픽 구조와 같은 새로운 아키텍처 도입을 가속화하여 폰 노이만 구조의 병목 현상을 해결하는 핵심 동력이 될 것으로 예상됩니다. 어디까지나 저의 개인적인 견해이니 다른 전문가 분들의 의견도 함께 참고하셔서 깊은 고민해보시면 좋을 것 같습니다!
안녕하세요. 김재훈 전문가입니다.
수 나노 공정에서는 누설전류 양자터널링 발열 수율 저하가 커지면서 단순 미세화로 성능을 올리는 데 한계가 생겼고 그 결과 공정 중심 혁신에서 아키텍처 중심 혁신 으로 무게가 이동하고 있습니다 이를 보완하기 위해 큰 단일 다이 대신 칩렛으로 기능을 분리해 수율과 비용을 개선하고 3D 적층으로 배선 길이를 줄여 지연 전력 소모를 낮추는 방향이 확산되고 있습니다 나아가 폰 노이만 구조의 병목과 전력 한계를 넘기 위해 메모리연산 근접 구조 뉴로모픽 전용 가속기 중심 구조가 등장하며 전자공학과 컴퓨터 구조가 함께 재편되는 흐름입니다.
안녕하세요. 최정훈 전문가입니다.
반도체 미세화의 물리적 한계로인한 발열과 누설전류 문제를 해결하기 위해서, 칩을 작게 나눠 결합하는 칩렛과 위로 쌓는 3D 적층 기술이 필수적인 대안이되고있습니다. 이러한 방식은 제조 수율을 높이고, 데이터 이동 경로를 단축해서 에너지 효율을 극대화하는 장점이있습니다. 더 나아가서 인간의 뇌를 모사한 뉴로모픽 구조는 연산과 저장을 하나로 합쳐서 기존 구조의 병목 현상을 근본적으로 해결하고자합니다. 감사합니다.