VHDL과 verilog 의 차이점은?

Question

안녕하세요? VHDL 과 verilog 는 하드웨어 프로그램 언어라고 알고 있는데 이 둘간에는 어떠한 차이점이 있는지 궁금합니다.

Answer 1

안녕하세요. 따뜻한오솔개273입니다. VERILOG는 대소 문자를 구별하며, 사용된 사례가 이전에 사례와 일치하지 않는 경우 변수를 인식하지 못한다. 반면 VHDL은 대소 문자를 구분하지 않으므로 이름의 문자와 주문이 동일하게 유지되는 한 사용자는 자유롭지 대소 문자를 변경할 수 있다.