학문
고 임피던스 입력전압 증폭회로 관련 질문
고임피던스 전압의 3배 증폭이 목적
전압 분배기의 저항을 1 Gohm을 사용하여, 출력되는 고임피던스 전압을 입력전압으로 사용하고자 합니다.
고임피던스 전압을 입력 전압으로 이용하기 때문에 임피던스를 낮추기 위해 buffer를 연결 및 3배 증폭하고자 합니다.
이를 위해 high-impedance op-amp (opa129, rail-to-rail, ultra-low current bias: 100 fA) 를 선정 및 PCB 기판을 이용하여 guard ring을 포함하여 구현하였으나, voltage follower를 통한 출력 전압은 5 V가 아닌 op-amp operating voltage로 인가한 +-10 V 중 음전압 compliance에 걸린 것과 같은 결과 -9.2 V를 보였으며, 증폭이 제대로 되지 않음을 보였습니다 (증폭용 op-amp를 통과한 최종 출력 전압 +9.2 V).
고임피던스 전압 증폭을 위한 다른 방안이 있는지 여부 문의합니다.
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1개의 답변이 있어요!
안녕하세요. 조일현 전문가입니다.
관련 문제는 주로 접지 또는 전원 문제 혹은 입력 바이어스 전류에 의한 전압 강하로 보여 집니다.
관련 문제가 없다면 JFET 입력 OP-AMP를 활용한 단일 OP-AMP 비반전 증폭 회를 구성하는 것이 효과적인 대안일 수 있습니다.