최근 들어서 반도체 공정 난이도가 올라갈수록 웨이퍼 휨현상이 문제가 되는 이유는 무엇인지요

Question

최근 들어서 반도체 공정 난이도가 매우 올라가면서 수율 난이도가 매우 올라가고 있습니다 그러면서 웨이퍼 휨현상이 문제가 되는 이유가 무엇인지 궁금해요

Answer 1

안녕하세요. 김재훈 전문가입니다.

공정이 미세화되고 적층 구조가 복잡해질수록 박막 층이 수십에서 수백 번 쌓이면서 내부 응력이 증가해 웨이퍼가 휘기 쉬워집니다 웨이퍼가 조금만 휘어도 노광 공정에서 초점이 어긋나고 시각 증착 패키징 과정의 정밀도가 떨어져 회로 불량과 수율 저하가 발생할 수 있습니다 특히 3D NAND HBM 첨단 패키징처럼 적층이 많은 최힌 반도체는 나노미터 수준의 정밀도가 요구되기 때문에 과거보다 웨이퍼 휨 현상이 훨씬 중요한 수율 관리 요소가 되고 있습니다

Answer 2

안녕하세요. 이수민 전문가입니다.

웨이퍼 휨이 갈수록 골치 아픈 문제가 되는 건 반도체가 평평한 바닥 위에 그림을 그리는 작업이기 때문이에요. 그 바닥이 조금이라도 휘면 그림 전체가 어긋나버리거든요. 예전에는 무시할 만했던 수준의 휨이 지금은 치명적인 불량으로 이어지는 이유를 풀어볼게요.

웨이퍼가 휘는 근본 원인은 서로 다른 재료를 겹겹이 쌓기 때문이에요. 반도체는 실리콘 웨이퍼 위에 금속, 절연막, 여러 종류의 박막을 수십 층에서 수백 층 쌓아 올려 만들어요. 그런데 이 재료들은 저마다 열을 받으면 팽창하는 정도가 달라요. 공정 중에 온도가 오르내릴 때마다 한 층은 많이 늘어나고 다른 층은 조금만 늘어나면, 서로 잡아당기고 미는 힘이 생기면서 웨이퍼 전체가 활처럼 휘어버리는 거예요. 얇은 금속판 두 장을 붙여 가열하면 한쪽으로 휘는 바이메탈과 똑같은 원리예요.

문제는 공정이 미세해질수록 이 휨을 견딜 여유가 사라진다는 점이에요. 반도체 회로를 새기는 노광 과정은 빛으로 웨이퍼에 극도로 미세한 패턴을 찍는 작업인데, 요즘은 그 선폭이 나노미터 단위까지 좁아졌어요. 웨이퍼가 살짝만 휘어도 빛의 초점이 어긋나서 패턴이 흐려지거나 위치가 틀어지거든요. 머리카락 굵기의 수만분의 일 수준으로 정밀하게 맞춰야 하는데 바닥이 울렁거리면 그 정밀도를 맞출 수가 없는 거예요. 예전 큰 공정에서는 약간의 휨이 있어도 패턴이 워낙 커서 영향이 없었지만 지금은 사정이 완전히 달라졌어요.

3차원으로 쌓는 구조가 늘어난 것도 휨을 키우는 요인이에요. 평면에 회로를 까는 데 한계가 오면서 요즘은 메모리를 수백 층씩 위로 쌓아 올리거든요. 층이 높아질수록 위아래 재료가 서로 당기는 힘이 누적돼서 휨이 훨씬 심해져요. 칩을 여러 개 묶어 패키징하는 첨단 공정에서도 서로 다른 칩과 기판이 붙으면서 휨이 발생하는데, 이게 심하면 칩과 기판을 잇는 미세한 연결부가 어긋나거나 끊어져서 불량이 나요.

웨이퍼 휨이 수율과 직결되는 이유가 여기에 있어요. 한 장의 웨이퍼에서 수백 개의 칩을 만드는데 휨 때문에 패턴이 어긋나면 그 자리의 칩들이 통째로 불량이 되거든요. 공정이 미세하고 복잡해질수록 허용되는 휨의 범위가 점점 좁아지니까, 휨을 어떻게 측정하고 보정하느냐가 수율을 좌우하는 핵심 기술로 떠오른 거예요. 그래서 요즘은 웨이퍼를 고정하는 척이라는 장치를 정교하게 설계하거나, 쌓는 재료의 응력을 미리 계산해서 휨을 상쇄하도록 공정을 짜는 식으로 대응하고 있답니다 :)