양자 터널링 기반 트랜지스터의 누설전류 제어 메커니즘에 관한 질문최근 5nm 이하 공정에서 발생하는 양자 터널링 현상이 트랜지스터의 성능에 미치는 영향에 대해 알아보고 있습니다. 기존 MOSFET 구조에서는 게이트 길이가 감소함에 따라 드레인-소스 간 누설전류가 지수적으로 증가하는 문제가 있었습니다. 이를 해결하기 위해 제안된 GAA(Gate-All-Around) 구조와 TFET(Tunneling Field Effect Transistor) 구조에서도 여전히 양자 터널링으로 인한 누설전류 제어가 주요 과제로 남아있습니다.특히 TFET의 경우 밴드 간 터널링을 이용하여 기존 MOSFET의 한계인 60mV/decade의 서브스레시홀드 스윙을 극복할 수 있다는 장점이 있으나 온-전류가 낮다는 근본적인 한계가 있습니다. 이러한 상황에서 소스 영역의 도핑 분포 최적화와 채널 물질의 밴드갭 엔지니어링을 통해 성능 개선을 시도해 왔으나, 아직 산업적 응용이 가능한 수준의 성능을 달성하지 못했습니다.이와 관련하여 다음 두 가지 사항에 대해 논의하고자 합니다. 우선 2차원 물질을 이용한 수직형 TFET 구조에서 층간 터널링 현상이 디바이스 성능에 미치는 영향과 이를 제어할 수 있는 방법론에 대해 궁금합니다. 그리고 양자 터널링 현상을 적극적으로 활용하여 기존 CMOS 로직을 대체할 수 있는 새로운 디바이스 구조의 가능성에 대해 의견을 듣고 싶습니다.